Дешифраторы и шифраторы

Файл : lecture.pdf (размер : 328,741 байт)

МОДУЛЬ 3. ДЕШИФРАТОРЫ И ШИФРАТОРЫ

Блок 3.1. Общие сведения Дешифраторы и шифраторы (также, как и элементы И,ИЛИ, НЕ, И-НЕ, ИЛИ-НЕ) являются комбинационными элементами: по- тенциалы на их выходах зависят от сиюминутного состояния входов, с их изменением меняется и ситуация на выходах; такие эле- менты не сохраняют предыдущее состояние после смены потенциалов на входах, т.е. не обладают памятью. Дешифраторы могут быть полными и неполными. Полные дешифраторы реагируют на все входные коды, неполные – на коды, величина которых не превосходит некоторого заранее установленного значения. Выходы дешифраторов могут быть прямыми и ин- версными. Шифраторы выпускаются приоритетными и не приоритетными. У приоритетного шифратора входы имеют разный приоритет. Возбужденный вход с большим приоритетом подавляет действие прежде возбужденного и устанавливает на выходах код, соответ- ствующий своему значению. Сведения о рассматриваемых элементах, классификация которых графически отражена на рис. 3.1, будут подробно изложены да- лее. Знание материала, излагаемого в данной теме, дадут студенту возможность правильного выбора дешифраторов и шифраторов в зависимости от требуемой разрядности, необходимости использования управляющих входов этих элементов и категории выходов. Он научится организовывать структуры с большим числом входов на маловходовых элементах, а также осуществлять адресацию устройств кодами, разрядность которых превосходит разрядность используемых элементов.

Рис. 3.1

полные

с прямыми входами с инверсными входами

неполные неприоритетные приоритеные

Дешифраторы и шифраторы

Блок 3.2. Дешифраторы. 3.2.1. Структура дешифратора.

Каждому цифровому коду на входах дешифратора (рис. 3.2, а,б) соответствует логиче- ская 1 (или логический 0) на соответствующем выходе. Иными словами, каждый входной код адресует соответствующий выход, который при этом возбуждается. Поэтому входы дешифратора часто называют адресными. Стоящие возле них цифры (1,2,4…) показывают как соотносятся веса разрядов поступающего двоичного числа. Выходы дешифратора оцифрованы десятичными числами. Возбуждается тот выход, но- мер которого равен весу входного кода, разряды которого имеют обозначенные веса (рис.3.2), т.е. дешифратор расшифровывает (дешифрирует) число, записанное в двоичном коде, представляя его логической 1 (логическим 0) на соответствующем выходе. Так, вы- ход 5 возбуждается при входном коде 101, выход 6 – при входном коде 110 и т.д. Удобно

представлять, что выход дешифратора отображает возбудивший его входной код. Вход V является входом разрешения работы. Если он инверсный (обозначен кружком как на рис. 3.2), то для функционирования дешифратора на нем должен быть лог. 0 (достаточно этот вход соединить с общим проводом – “землей”). Прямой вход V через ре- зистор соединяется с источником питания. Наличие входа разрешения расширяет функциональные возможности микросхемы.

Дешифратор выбирается так, чтобы число его входов соответствовало разрядности по- ступающих двоичных кодов. Число его выходов равно количеству различных кодов этой разрядности. Так как каждый разряд двоичного кода принимает два значения, то полное количество n-разрядных комбинаций (n-разрядных двоичных кодов) равно 2n. Такое число выходов имеет полный дешифратор. Неполный дешифратор выбирается, когда некоторые значения адресных кодов не отра- жают физической реальности. Так, например, дешифратор, предназначенный для фикса- ции двоичных кодов десятичного разряда (в нем могут быть цифры 0,1,2…9), должен иметь четыре входа (910 отображается как 10012). Однако комбинации, большие 10012 ото- бражают не цифру, а число, и поэтому (хотя и могут появляться на входах) не должны фиксироваться на выходах, число которых может не превышать десяти. Основу структуры дешифратора могут составлять элементы И; выход каждого из них является выходом дешифратора. Если этот выход должен быть возбужден, то на входах элемента И должны собираться логические единицы. При этом разряды входного кода, в которых присутствуют логические единицы, должны поступать на входы элемента И не- посредственно, а нулевые разряды должны инвертироваться.

1

Изложенный принцип положен в основу построения схемы, изображенной на рис.3.3. Логическая 1 на выходе Y0 должна появляться, когда на входах Х3 , X2, X1 присутствует