ПОСТРОЕНИЕ VERILOG-МОДЕЛИ BER-ТЕСТЕРА ДЛЯ ПРОВЕРКИ

Файл : tester.doc (размер : 1,134,592 байт)

PAGE PAGE 17

Министерство образования Российской Федерации

Московский государственный институт электронной техники

(Технический университет)

Кафедра телекоммуникационных систем (ТКС)

Дисциплина: Сети связи и системы коммутации

Техническое задание (c вариантом решения) на курсовой проект

ПОСТРОЕНИЕ VERILOG-МОДЕЛИ BER-ТЕСТЕРА ДЛЯ ПРОВЕРКИ КАНАЛОВ СВЯЗИ ТЕЛЕКОММУНИКАЦИОННЫХ СИСТЕМ

Москва 2002

1. Цель работы

1.1. Ознакомление с методикой тестирования каналов связи телекоммуникационных систем с помощью BER-тестера (Bit-Error-Rate – интенсивность поступления ошибочных битов от объекта проверки; определение дано в международном стандарте ITU-T O.153).

1.2. Разработка логической модели BER-тестера и анализ ее поведения в отсутствие и при наличии моделируемых ошибок в канале связи.

2. Основные сведения о BER-тестерах

2.1. Генераторы псевдослучайных битовых последовательностей

При тестировании каналов связи обычно применяют генераторы псевдослучайных битовых последовательностей. Пример схемы такого генератора приведен на рис. 2.1 [1]. Генератор выполнен на основе кольцевого сдвигового регистра RG с логическим элементом Исключающее ИЛИ (XOR) в цепи обратной связи. Если в исходном состоянии в регистре присутствует любой ненулевой код, то под действием синхросигнала CLK этот код будет непрерывно циркулировать в регистре и одновременно видоизменяться. В качестве выхода генератора можно также использовать выход любого разряда регистра.

Рис. 2.1. Обобщенная схема генератора псевдослучайной битовой последовательности максимальной длины и таблица для выбора промежуточной точки подключения обратной связи

В общем случае в М-разрядном регистре обратная связь подключается к разрядам с номерами М и N (М  N). Приведенная на рис. 2.1 таблица описывает структуру генераторов различной разрядности. Каждый генератор формирует последовательность битов с максимальным периодом повторения, равным 2М – 1. В такой последовательности встречаются все М-разрядные коды, за исключением нулевого. Этот код представляет собой своеобразную “ловушку” для данной схемы: если бы нулевой код появился в регистре, дальнейшая последовательность битов была бы также нулевой. Но при нормальной работе генератора попадания в ловушку не происходит. Последовательность максимальной длины обладает следующими свойствами.

1. В полном цикле (2М – 1 тактов) число лог. 1 на единицу больше, чем число лог. 0. Добавочная лог. 1 появляется за счет исключения состояния, при котором в регистре присутствовал бы нулевой код. Это можно интерпретировать так, что вероятности появления на выходе регистра лог. 0 и лог. 1 практически одинаковы.

2. В полном цикле (2М – 1 тактов) половина серий из последовательных лог. 1 имеет длину 1, одна четвертая серий – длину 2, одна восьмая – длину 3 и т. д.

Такими же свойствами обладают и серии из лог. 0 с учетом пропущенного лог. 0. Это говорит о том, что вероятности появления “орлов” и “решек” не зависят от исходов предыдущих “подбрасываний”. Поэтому вероятность того, что серия из последовательных лог. 1 или лог. 0 закончится при следующем подбрасывании, равна 1/2 вопреки обывательскому пониманию “закона о среднем”.

3. Если последовательность полного цикла (2М – 1 тактов) сравнивать с этой же последовательностью, но циклически сдвинутой на любое число тактов W (W не является нулем или числом, кратным 2М – 1), то число несовпадений будет на единицу больше, чем число совпадений.

Идею тестирования канала связи с помощью прогона через него псевдослучайных битовых последовательностей удобно рассмотреть на примере использования пары устройств – скремблера и дескремблера.

2.2. Скремблер – дескремблер с неизолированными генераторами псевдослучайных битовых последовательностей

Скремблер (шифратор) и дескремблер (дешифратор) подключаются к противоположным сторонам канала связи, как показано на рис. 2.2. Скремблер и дескремблер выполнены на основе рассмотренных генераторов псевдослучайных битовых последовательностей. Оба генератора имеют одинаковую разрядность и однотипную структуру обратных связей. Все процессы, протекающие в системе передачи данных, синхронизируются от тактового генератора (на рисунке не показан). Этот генератор размещен на передающей стороне системы и может принадлежать источнику данных либо скремблеру. В каждом такте на вход скремблера подается очередной бит передаваемых данных SD, а в сдвиговом регистре RG1 накопленный код продвигается вправо на один разряд.